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中国-国内
本科
1-3年
职责描述： 1. 负责AI处理器子系统内自研数据一致性L2 cache/L1 cache的架构微架构设计，以及RTL设计交付 2. 协助验证同事负责自己相关特性、模块代码的bug定位，修复，覆盖率分析，质量活动 3. 协助性能模型，后端同事负责自己相关特性、模块代码的性能，timing，congestion，floorplan，area，功耗等问题的定位与修复 4. 负责自己模块和特性的上下游接口行为沟通与确定 5. 负责自己模块和特性的相关总结与文档 任职要求： 1. 电子、通信、计算机等相关专业硕士及以上学历或者优秀本科学历 2. 在芯片领域工作3年以上，有大型量产芯片的RTL设计经验 3. 熟悉芯片开发流程，精通bus相关协议：CHI, AXI, ACE, ACE_LITE 4. 从事过cache/总线/数据一致性节点相关模块的RTL开发 5. 有7nm以及更先进工艺节点设计量产经验者优先 6. 有过7nm以及更先进工艺节点下的timing/congestion/power/area 优化经验优先
